Double Node Upsets Hardened Latch Circuits

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Li, Yuanqing, et al. “Double Node Upsets Hardened Latch Circuits”. Journal of Electronic Testing, vol. 31, no. 5-6, 2015, pp. 537-48, https://doi.org/10.1007/s10836-015-5551-3.
Li, Y., Wang, H., Yao, S., Yan, X., Gao, Z., & Xu, J. (2015). Double Node Upsets Hardened Latch Circuits. Journal of Electronic Testing, 31(5-6), 537-548. https://doi.org/10.1007/s10836-015-5551-3
Li Y, Wang H, Yao S, Yan X, Gao Z, Xu J. Double Node Upsets Hardened Latch Circuits. Journal of Electronic Testing. 2015;31(5-6):537-48.
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Die erste Studie, die diesen Artikel zitiert hat, trug den Titel A 65 nm Temporally Hardened Flip-Flop Circuit und wurde in 2016. veröffentlicht. Die aktuellste Zitierung stammt aus einer 2024 Studie mit dem Titel A 65 nm Temporally Hardened Flip-Flop Circuit Seinen Höhepunkt an Zitierungen erreichte dieser Artikel in 2020 mit 10 Zitierungen.Es wurde in 18 verschiedenen Zeitschriften zitiert., 5% davon sind Open Access. Unter den verwandten Fachzeitschriften wurde diese Forschung am häufigsten von IEEE Transactions on Aerospace and Electronic Systems zitiert, mit 6 Zitierungen. Die folgende Grafik veranschaulicht die jährlichen Zitationstrends für diesen Artikel.
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